module one_port_ram(
    input sys_clk,
    input sys_rst_n,
    output led
);

wire [0 : 0] wea;
wire [4 : 0] addra;
wire [7 : 0] dina;
wire [7 : 0] douta;

ram_rw u_ram_rw (
    .sys_clk(sys_clk),
    .sys_rst_n(sys_rst_n),
    .douta(douta),
    .wea(wea),
    .addra(addra),
    .dina(dina),
   	.out_data(led)
  );

blk_mem_gen_0 u_blk_mem_gen_0 (
  .clka(sys_clk),    // input wire clka
  .ena(sys_rst_n),      // input wire ena
  .wea(wea),      // input wire [0 : 0] wea
  .addra(addra),  // input wire [4 : 0] addra
  .dina(dina),    // input wire [7 : 0] dina
  .douta(douta)  // output wire [7 : 0] douta
);

endmodule